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标题: DPF EMC 测试超标，给个解决思路 [打印本页]

作者: zhvdo 时间: 2010-8-31 18:42
标题: DPF EMC 测试超标，给个解决思路
有一个DPF，在屏不接的情况下FCC测试不超标，但接上屏在45—65M超标，主要的点有三个 50M， 66M， 84M超的比较多，在天线水平的状态是不超的，只有在垂直状态下超,能不能提供一个解决的思路,附图在垂直状态下的测试图 (, 下载次数: 14)

作者: zc_infino 时间: 2010-8-31 20:08
相对较低的频率，是否是滤波没有做好啊。如果有仪器，最好测一下电场和磁场，找到一个相对位置。

作者: zc_infino 时间: 2010-8-31 20:09
另外是否考虑下为结构泄露

作者: 桃花岛主 时间: 2010-8-31 21:28
液晶屏上一般会有时钟，把这三个频率两两减一下，看看是否为某一时钟的倍频，然后再对时钟做处理；
另外液晶屏与单板之间的排线一般是个很大的干扰源，这重点关注下；
还有如果垂直超标通常与垂直的电缆和水平的缝隙有关，仔细排查下。

时间关系，就说这点，下面链接中9#有我回的相似的帖子，仅供参考。

http://www.xdemc.com/viewthread.php?tid=868&extra=page%3D1

作者: allenhua 时间: 2010-9-1 13:40
屏的电源、与接地两者关系较大。

作者: zhvdo 时间: 2010-9-1 17:24
感谢桃花岛主，在你的提示下，我把屏的CLK（33M）上串联了120Ω/100M的磁珠和22Ω的电阻后，前端的得到很大抑制,附图所示:
疑问的是，在附图中有个点312M也超了一点（为SDRAM CLK156M两倍），与昨天的图比较（昨天也有点高，但不超）在SDRAM CLK 什么都不动的情况下为什么会高了?
处理方法是否跟你昨天讲的类似？

(, 下载次数: 13)

作者: 桃花岛主 时间: 2010-9-1 19:13
每次你搭建的环境不可能绝对一致，所以标准认为每次测量3dB的误差范围内是正常的，就是这个道理。

SDRAM在电源管脚加小电容，0.001uf 试试，时钟线上也可以串阻尼电阻，我用过，有效果，但前提是不要影响时钟信号。建议优先电源管脚加小电容的方法。

作者: rarkii 时间: 2010-9-2 23:21
SDRAM不要加太大电容，最多是PF级
这里产生很大不一致性，大量维修，返修

作者: rarkii 时间: 2010-9-2 23:22
另外注意SDCLK的地回路，局部环流和屏蔽作用。

作者: wq_463 时间: 2010-9-13 19:43
学习，受教了！
感谢楼主和版主！

作者: Jeanszhen 时间: 2010-11-5 16:02
垂直超标通常与垂直的电缆和水平的缝隙有关
相反，水平超标通常与水平的电缆及垂直缝隙有关，
我觉得后半句没法理解，挺玄妙的。

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