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标题: 去耦和旁路电容选择的问题 [打印本页]

作者: chewy 时间: 2012-2-20 16:16
标题: 去耦和旁路电容选择的问题
在郑军齐老师的《EMC电磁兼容设计与测试案例分析》第二版第5章中有提到“典型的，当电路中信号沿为2ns或更小时，选择自谐振频率为10~30MHz的电容。
自谐振频率要考虑所有要抑制的时钟的谐波，通常情况下，要考虑原始时钟频率的五次谐波。”

这个我有点疑惑想请教一下：
首先，信号沿为2ns或者更小的时候，能不能认为先好为500MHz以上呢？这个时候去耦旁路电容的选择如果选的话也应该选择自谐振频率为500MHz或者以上的吧？为啥这个时候要选择10~30MHz的呢？这么小，同时如果加上电路布板的时候的引线电感，会导致自谐振频率更小，这个想不通。
还有，这个“自谐振频率要考虑所有要抑制的时钟的谐波，通常情况下，要考虑原始时钟频率的五次谐波。”中这个5次谐波就更加想不通了。。。

刚刚涉及这块儿的东西所以书读的凌乱啊，求教各位达人。。。。

作者: chewy 时间: 2012-2-20 17:09
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这个电路刚好就是和郑老师说的那个范例有点类似，很多地方不理解，而且是由于郑老师书中描述的很多东西一样又组合一起，才产生了我的疑惑
首先，按照书里的说法，106.25MHz那个晶振的连接晶振引脚处应该选择谐振频率接近100MHz的0.01uF。这里我觉得是不是该把那个0.1uf的
换成0.01uF的电容较为合适？我看到书中参考的一个表格中写的0805的标贴电容0.01uf的自谐振点在50MHz
但是，这点我不理解的是就是lz位说的为啥“信号沿为2ns或更小时，选择自谐振频率为10~30MHz的电容。” ？2ns不应该对着500MHz么？
和“自谐振频率要考虑所有要抑制的时钟的谐波，通常情况下，要考虑原始时钟频率的五次谐波。”参考这点上面所说的分析又似乎是不成立的了，困惑。。。

其次，明显这个晶振电源的滤波是那种π型的滤波网络，如果要和那个自谐振点那个组合起来用，中间那个10uF的电容似乎似乎必须的，否则就会产生反响电动势影响供电，但是10uf和0.01uf的组合后，会不会又有啥问题？

求教。。。

作者: zhaocaijun 时间: 2012-2-20 18:53
那个滤波电路是为时钟芯片的电源服务的，是为了得到一个干净的电源。
信号沿2ns时，其频带宽度约为0.5/2ns=250MHz，这个并不是时钟频率。
例如，时钟25MHz，其信号沿可以不同

作者: chewy 时间: 2012-2-20 19:38
回复 3# zhaocaijun

那是带宽为250MHz的话我可以理解，不过如果这时候选择“自谐振频率为10~30MHz的电容”的话， “自谐振频率要考虑所有要抑制的时钟的谐波，通常情况下，要考虑原始时钟频率的五次谐波。”又是怎么理解呢？书中的例子举得是0.001uF的电容在不考虑实际引线过孔的电感情况下，是给100MHz去耦的很好选择，这个0.001uF的自谐振频率为150MHz+
如果这样子的话那不是应该考虑的是500MHz以上么？
另外 2L的帖子里的图该怎么解释和修改呢？

作者: 桃花岛主 时间: 2012-2-20 22:08
3#说的是对的，chewy是混淆了概念。信号沿为2ns或更小时，只是说明了信号的高频分量可以达到或比这个更高，但并不是说这个信号频率是这么多，低频的信号只要上升沿足够快，同样可以认为是高速信号。比如10M的信号，假如它的上升沿1ns，根据1/（PI*t），那么高频分量可以达到300M以上，相当于时钟谐波可以达到30次以上；

“要考虑原始时钟频率的五次谐波”指的是，你对时钟信号谐波进行抑制时，在时钟信号线上采取措施，比如串阻、加电容等，首先要保证时钟信号质量，比如最少保证时钟5次谐波，否则信号质量会出现问题；比如10M时钟，保留5次谐波即50M，50M以后的谐波你可以放心去抑制；

因为晶体、时钟驱动电源线和时钟信号线封装在一起，因此可能耦合时钟的高次谐波，因为这些电源是直流电源，因此，你尽管在上面抑制就行，不像信号线一样需要考虑信号，建议对这些强干扰源滤波电容高低组合，主要是滤除耦合的时钟谐波，比如用10uf、0.1uf、1000pf，电容不要并联的太多，因为有反谐振点，此时在反谐振点滤波恶化，改进方法就是大电容与小电容相差两个数量级或100倍，此时一方面减小反谐振区域，另一方面有利于降低反谐振点阻抗。

作者: chewy 时间: 2012-2-20 23:54
回复 5# 桃花岛主

谢谢岛主回复~那我这样理解我在2L的电路行不：1. 对于晶振的电源进行滤波如是100MHz的的时钟频率那么我首先选1000pf的去耦电容，因为它的自谐振频率是159MHz（0805的参考值），因为可以覆盖100Mhz的主要频率能量，所以滤波是相对有效果的，而从电源到这个电容依次是电容-磁珠-电容，那么靠近晶振这边的电容尽量大以避免反向电动势对芯片供电的影响，但是这里最好选去耦电容的100倍，也就是0.1uf的电容，而电源与磁珠间接大点的电容蓄能是可以的。

2.对于时钟分发芯片有三路输出电源引线只有一条，所以要考虑供能与去耦两种，介于1000pf的去耦合适，所以放置在非常靠近电源引脚的地方，而供能的话接一个10uF的电容应该足够了，这样就是芯片-1000pf-10uF（or 0.1uf）-磁珠-1uf-电源的连接了，我拿不准的是这个地方怎么接才算合适？1000pf 10uf 0.1uf都上还是选择1000pf和0.1uf（这个组合貌似蓄能没有10uF好啊）还是0.1uF和10uf（这个组合中没有自谐振点cover到时钟的基频的啊）的组合呢？

“建议对这些强干扰源滤波电源高低组合，主要是滤除耦合的时钟谐波，比如用10uf、0.1uf、1000pf，电容不要并联的太多，因为有反谐振点，此时在反谐振点滤波恶化，改进方法就是大电容与先电容相差两个数量级或100倍，此时一方面减小反谐振频段，另一方面有利于降低反谐振点阻抗。”
我觉得能够很好的抑制耦合的时钟谐波的方式就是有电容的自谐振点能够至少比时钟频率要高才算是有效滤波啊。。。

作者: 桃花岛主 时间: 2012-2-21 22:10
你说的前两点，大电容10uf主要是去耦，就是说为芯片提供能量，而0.1uF和1000pF主要是旁路，也就是说滤除干扰，晶振这一侧可以用磁珠+10uF+0.1uF+1000pF这样设计，这往往是一种最保守的设计，实际中可以预留焊盘，然后根据测试情况取舍。

“我觉得能够很好的抑制耦合的时钟谐波的方式就是有电容的自谐振点能够至少比时钟频率要高才算是有效滤波啊。。。”你这句话说的是对的，比如滤除120M干扰，你选的电容的谐振频率必须大于120M，如果小于的话，此时电容已经成为电感特性了，电容也就失去作用了。

作者: jialin2010 时间: 2012-3-9 08:20
学习了

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