晶振芯片地和晶振电源滤波的地和3.3v滤波地，互联问题？

AAQQSS123321 · 发表于 2013-5-13 10:42:10

各位大侠：请教下

晶振芯片地和晶振电源滤波的地和3.3v滤波地，

3者是在表层连在一起后再下到内层的好？
还是3者单独下到内层地连在一起的好？

3.3v-bead-晶振电源-晶振

硬件说必须按照第1种来连，我认为第2种的好对EMC，EMC同仁你们说呢？

阿飞小白 · 发表于 2013-5-13 20:33:24

还要看具体的loop大小，以及地通道，EMC一般会采用第二种，另外为什么说硬件要求第一种设计方式呢？

桃花岛主 · 发表于 2013-5-13 22:02:08

我觉得各自在内层连接，各自走各自的通道，这岂不是很好；顶层连一起连内层，貌似单点接地啊，单点接也是对低频好，时钟不算低频吧。

阿飞小白 · 发表于 2013-5-14 20:59:11

回复 3# 桃花岛主

晶振电源滤波我们要求loop最小，如果不在表层连接，loop是否会过大。记得以前对PWM做过评测，滤波电路布置在同层gnd相连会好一些。另外，个人认为，如果仅仅只是楼主说的布线方式的话，实际测试中应该是影响不大吧。

AAQQSS123321 · 发表于 2013-5-19 20:12:22

阿飞小白发表于 2013-5-13 20:33
还要看具体的loop大小，以及地通道，EMC一般会采用第二种，另外为什么说硬件要求第一种设计方式呢？

硬件说那样做滤波效果好

AAQQSS123321 · 发表于 2013-5-19 20:15:41

化二为一发表于 2013-5-17 09:44
（1）晶振地GND_CLK：表层铺的局部地，即围绕“晶振”铺地（比晶振的投影稍大），通过过孔打到地平面上；
...

化二兄，

请问你的3.3v滤波电容的所下的GND在表层是和晶体gnd连到一起的吗？

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