时钟信号的处理，大致有哪些方法？？

在数字电路里面，时钟电路是重要的电路部分，也是在测试中经常会出现问题的，产生很多倍频的干扰，大家对于时钟信号的处理，大致都有哪些呢？在整改中采取哪些措施？在设计中着重注意哪些设计技巧？？从而降低时钟信号的干扰？？？

这块设计的规则也比较多，但我觉得最关键的还是布线，其中最数跨分割危害最大。

版主，在设计中除了一些辅助的电容电阻之外，主要还是看布线方式，这个是重要的。
不过有时候，在已经成型PCB板以后，重新布线会很麻烦，针对在现成板基础上整改，具体的，在整改中有哪些相应的措施？
请教啦~~

回复 2# 化二为一

     这个是有源晶振发出的clk吗。

那个如果是晶体类的（含起振电容的），那clk_in和clk_out还可以加电阻吗，能加的话，阻值加多少ohm

两根信号线间直接并1M的电阻。