单端时钟线和差分时钟线的走线时要注意的问题（征集意见）

我是做硬件的，主要负责基带的硬件设计，最近科室让写个关于时钟走线的规范，很是迷茫。。。。所以发起个话题，大家各抒己见讨论一下吧
我先开个头，就当抛砖引玉吧

单端时钟线一般尽量要短，不要跟信号线交叉（必不得以要与信号线垂直布线），可以考虑包地（这点也是看到别人这么做，好不好用没试过）

差分的时钟线，尽量要平行，但是线间距如何控制，越短越好吗？另外走线的阻抗匹配问题也要考虑

关于包地，请参考：

在PCB设计过程中，怎样的情况下包地(Guard trace)会更好?
http://bbs.emcbest.com/viewthread.php?tid=1098&extra=page%3D2

其他明天再讨论啦。

过孔，参考层变化，长度要求，线宽，阻容元器件的预留已经摆放位置。。。这些都是要考虑的

器件选择
（1）尽量选择占空比为50%的晶体晶振；
器件滤波
（1）晶振、时钟驱动电源采用磁珠、大电容、小电容组合滤波；
（2）时钟信号线加阻尼电阻；
器件布局
（1）晶体、晶振尽量布板中央，避免靠近对外I/O接口；
（2）晶体、晶振、时钟驱动远离低压模拟信号、复位等敏感电路；
器件接地
（1）时钟区域覆铜且多点打过孔与地平面连接，晶体外壳良好接地；
（2）时钟区域有接地安装孔；
时钟布线：
（1）时钟信号线避免与敏感信号线长距离平行布线；
（2）单层、双层或四层单板时钟信号线要包地，包地均匀打过孔与地平面连接；
（3）时钟信号线建议过孔不超过两个，且避免在布线中间打过孔；
（4）时钟信号要有良好参考平面，如果布线较长，建议布内层，带状线布线；
（5）时钟线尽量布线宽度一致，保证布线阻抗匹配；
（6）差分时钟布线要同层、等长、布线间距一致，也就是要对称；
（7）差分时钟差分对中间避免出现任何布线；
（8）时钟信号线布线换层时，如果参考平面从一个地层换到另一个地层，在换层的过孔附近打接地过孔；
（9）时钟布线换层时，如果参考平面从电源平面换到地平面，在换层过孔附近加电容连接两个平面；
（10）时钟布线避免跨越平面层分割；
（11）时钟布线如果不可避免跨越平面层分割，如果跨越地平面分割，建议加跟随地线、地桥连接两个地平面；
（12）时钟布线跨越电源平面层分割时，在跨越平面层分割处加去耦合电容；
（13）晶体、晶振、时钟驱动，即时钟区域不要布其他无关走线。


本文只做抛砖引玉，布线是个很复杂的工作，即使同一块单板，100个EDA工程师给出的绝对不会有相同的，但有一个是最好的，因此，需要大家充分明白其中的原理，才能以不变应万变，做到有的放矢，永远立于不败之地。

回复 3# kenji


    你这根没说一样啊，没有具体的参考意见，太泛泛，说点实际的，让大家都学习一下

解释一下，占空比为50%的时钟信号无偶次谐波，因此，推荐优选。

回复 5# wq_463


    我还是来拜见岛主吧

回复 7# 桃花岛主


    不太明白偶次谐波与奇次谐波贡献有什么不一样?

例如有的时钟可能是5次、6次、7次等某个谐波超标，没有偶次谐波，减少了不通过的风险。

回复 7# 桃花岛主


    哈哈，这个确实考虑到了细节，利用了傅立叶变换的特点，去除了偶次谐波谐波超标的风险。