分享之路七----技术篇

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电脑主板EMC设计指南

也许大家会觉得，我们聊了这么多工作思路或者所谓的方法吧。也没有说到底我们应该如何来做好EMC设计工作，感觉比较“虚”。那么我们现在就开始吧。也许我们每个人从事的工作内容有些因产品会不同，那么我也不好举我从事的产品来说，因为也许没有代表性。
那就直接从我们现在所在的论坛中来取用现有的资源吧。

不知道大家读了这个帖子之后有什么感受呢？ 从中能够感受到哪些方面的信息呢？（备注：需要自我去提取信息）

先听听大家的感受，然后我再谈谈我从中可以提取哪些方面的信息分享给大家？

期待大家参与。。。。

楼主少了分享6；
我读《电脑主板EMC设计指南》后的感受与拙见，权当一笑：
1.作者有思考、有总结，值得学习；
2.能从架构、原理图、PCB、结构、测试与整改整体来考虑EMC设计，非常难能可贵；
静等楼主高见！
期待大家各抒己见，共同探讨学习的方法——不变的是目标，改变的是方法！！！

这片文章看过，曾入行的时候看到，最先开始整改的时候，对波形判断的那图简直有如神助啊。

本文的写作风格基本是台湾公司的人所为，英文是典型的那几个术语。其实从设计和整改两方面进行了阐述。
1、文字可能没有经过严格的逻辑编排，checklist或guideline看似有点凌乱，但总结一下就可以看出（毕竟人家是经验总结而已），EMC设计主要从结构设计、原理图设计、PCB设计几方面进行了解释。

其实我最想说的是人家的整改手段和思路，当然现在也是我的一些整改手段和思路。
2、测试整改方面，文实告诉了我们该如何学会整改？
首先熟悉结构、原理图、PCB是第一步。心中必须有“两架构一张表”：单板的原理架构（比如南北桥及各自大体功能，北桥管显卡内存，南桥管接口等等，这些都得明白）、时钟拓扑架构（时钟分频倍频、晶振、晶体等）、时钟频率表（EXCEL做个下拉实用）。整改时，先看波形，做到心中有数，根据经验你就知道是哪出来的。然后排出线缆辐射、孔峰泄露？然后从结构、线缆、单板、走线、滤波层层深入，就很容易搞定。

晕倒，感觉没说啥（翻过去牛皮渣，反过来渣牛皮），哎知识浅薄了点 见笑了。睡觉了~~~

突然想起一点，不太赞同文中的一条规则，意思好像是“CLK走线尽量加宽，减小阻抗”。。首先这句话中，觉得有几点错误：一是CLK走线阻抗不能随便降低，特征阻抗是需要匹配的，SI得满足。二是CLK变宽减小阻抗，想成了纯电阻R倒是成立，可惜还是这是传输线特征阻抗，受参考平面、介质及周围走线甚至绿油层的影响。三是走线加宽，为了维持阻抗不变，就需要增加与参考层的距离，个人认为反而增大了整个回流路径，不仅易受干扰，而且环路辐射增大，串扰也会加强。有可能适得其反。

不对地方，请高人指正。

回复：任何规则都有其适应的范围。普适的东西，往往是最没法直接使用，而更多是一种思路与方式的建议。
您谈到的这个规则，如果在满足SI设计要求的基础上，是有效的。因为线加宽了，分布电容大以及串阻还可能可以调大。这样的话电流可以减小。因此是有效的。

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突然想起一点，不太赞同文中的一条规则，意思好像是“CLK走线尽量加宽，减小阻抗”。。首先这句话中，觉得有几点错误：一是CLK走线阻抗不能随便降低，特征阻抗是需要匹配的，SI得满足。二是CLK变宽减小阻抗，想成了纯电阻R倒是成立，可惜还是这是传输线特征阻抗，受参考平面、介质及周围走线甚至绿油层的影响。三是走线加宽，为了维持阻抗不变，就需要增加与参考层的距离，个人认为反而增大了整个回流路径，不仅易受干扰，而且环路辐射增大，串扰也会加强。有可能适得其反。

不对地方，请高人指正。

从这个框架图来看，我们需要关注的内容有：
1）了解系统不同模块之间的互连关系，这样可以指导我们布局布线，因为这样代表的是信号之间的流向问题。
2）知道互连信号之间的传输速率以及传输线的电平，这样可以知道哪些线容易产生噪声和后续电源平面铺设要求区域。
3）知道有哪些接口，这些接口的速率和电平，考虑需要预留或者设计相关的EMC滤波防护器件
4）知道这些接口，不同接口布局上是否存在相互耦合以及后续地平面处理关系。
5）还可以知道系统需要的时钟速率，在不同模块的速率上需要关注点不同也可以清楚地知道。
6）接口区域以及系统哪些部分与结构上设计需要配合起来

由于时间关系，先书写一些。后面的部分内容其实这篇文章都有，只是每个人解读不同而已。得到效果也不同

回复 4# taybi

楼主说的很对，我觉得首要保证阻抗控制，时钟线一味加宽也没有多少必要，一个可能会和焊盘宽度失配，另一个高频时趋附效应，单板上布线宽度加宽降阻抗效果也不会很明显。

回复 6# allenhua


    楼主说的相当全，总结下楼主的精华，信号流向、I/O、关键信号（强干扰和敏感信号）基本可以概括。

学习了，很受用

咋看不到呢，奇怪