DVI时钟FAIL

DVI端口单独输出时测得的数据很好，由于DVI和DP端口靠得很近，DVI和DP端口同时输出时，DVI的时钟fail；

我的理解是：一 DVI的时钟信号耦合到DP端口，通过DP cable辐射出来，造成测试fail；
                二 DVI单独输出可以看成是一条单极天线，辐射效率不高，DVI和DP同时输出可以看成对称振子天线，辐射效率提高，辐射增强。
不知道这样理解是否正确？？望各位高手指教！！

问题已经解决了，只要将DP连接器的金属外壳与机壳良好接触，测试通过。

DVI EMC设计标准电路.pdf (145.39 KB, 下载次数: 25)

2012-4-9 12:46 上传

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我们的器件应用在DVI端口解决方案。

DP 端子 单独输出效果怎么样？还有看下FAIL的频率点是多少？是否是DVI信号或者 是DP信号的？

回复 3# mark


    fail的频率点是DVI 的像素时钟，DP单独输出没问题

从楼主描述来看，该问题应该是个串扰问题，DVI带出时钟，路途中串扰到DP上

首先，DP接地不好，也就是地回路阻抗很大，那么CABLE中的能量从差模向共模转换效率就高，那么共模电流就大，所以源头就高了，完成了从无到有的转变，至于对称阵子的张角大小，应该是没所谓了；
其次，对称阵子，其源头应该是是地电压的等效，出去之后由于相位差原理来得到，
最后，当然接的线缆越多情况约复杂，大多情况都会变的很糟糕

我一看到标题就忍不住要说一句：很多EMC工程师都存在一个误解，一看到和时钟是倍频关系的东西就说是时钟，这是不对的！

像这种情况，主要是DVI上的东西耦合到DP上，DP由于协议中就包含了降低EMI的措施（展频），所以DP很容易过EMI测试，因此DP connector(我指的是显卡，主板或者显示器上的connector)与机壳的连接往往做的不是很好；同时DVI是一个伪差分信号，很脏，在IO口附近很容易耦合到其他接口上（当然板上走线如果走得不好，也会耦合），并经其他端口的外接电缆辐射出来，所以要做的就是：
抑制DVI connector向其他口的耦合 同时做好其他connector（如DP）与机箱的360端接。（当然如果只接DVI辐射也很大，在DVI connector, cable和信号上也要下功夫 ）

回复 1# liuhaisheng

二 DVI单独输出可以看成是一条单极天线，辐射效率不高，DVI和DP同时输出可以看成对称振子天线，辐射效率提高，辐射增强。

说的道理是对的，但一般四分之一波长时辐射效率最高，所以你也要看看你辐射频点，简单估算下波长，对比对比就有结论了。

回复 7# 楚狂人
为了抑制耦合，DVI connector的地与DP connector的地在PCB上是否需要分开呢？？目前我们的产品这两个端口多是共用一个地

割了有一定的帮助，同时要注意挡板与PCB有良好的连接。
有一个很关键的是屏蔽层（接头铁壳）与机箱的良好连接

想问一下楼主，你们所说的DP是什么东东？