8层PCB的层叠阻抗控制

按照俺的经验，如果是1.6MM厚的板的话，差分线外层线宽5MIL，线距7MIL，内层线宽5MIL，线距10MIL可以达到100欧姆的差分阻抗。

单端走线外层7MIL，内层6MIL可以达到50欧姆的阻抗。

叠层如下：

TOP ----------------------------SIGNAL  1.9mil

               2116   4.5mil

LAYER2-------------------------- GND   1.2mil

                 core  8mil

LAYER3-------------------------SIGNAL(主)  1.2mil

               2116*2  7.8mil

LAYER4--------------------------- GND  1.2mil

                core  14mil

LAYER5--------------------------POWER  1.2mil

                 2116*2  7.8mil

LAYER6-------------------------SIGNAL(主)  1.2mil

            core  8mil

LAYER7--------------------------GND  1.2mil

                 2116   4.5mil

BOTTOM--------------------------SIGNAL 1.9mil

似乎没有人对这个高速电路比较熟悉，在这个群里

楼主有什么高速的问题可以拿出来讨论，如果不是很偏的理论关于高速PCB的EMI、SI、PI纯理论的我想我可以给你解答，如果我解答不了，我会请高人给你解答。

铜皮厚度不变，层间距变小，对EMC影响如何？ 对SI影响如何？   牛人 能否具体分析一下

其他参数不变,只是层间距变小,走线将变小.
阻抗的变化可以直接影响到SI，间接影响到 EMC:
如果阻抗失配，导致信号反射，将降低信号质量；同时如果因为阻抗失配 导致信号反射振荡 将恶化EMI.

走线的阻抗 现在不是靠经验来获得， 而是靠公式计算(软件工具)，软件仿真。现有的工具多得很，这是一般工程师都应该掌握的

这个也还是要分为microstrip还是Stripline走线。同时，还需要考虑之前走线宽度。如果之前走线很宽，意味着走线与参考平面较远，这种情况下，层间距减小会更好。

如果是电源与GND之间的层间距较少，或者说这个PCB板厚度减小，对于EMI辐射降低是很好的。

否则，正如楼上所说，阻抗不匹配造成反射或振铃，将会加强辐射达10倍左右都有可能。

层间电容变大耦合加强
1，电源平面阻抗降低
2，走线窜扰的间隔要求也会放宽（微带线和相邻的双带状线信号的窜扰可能有些差别）
3，信号会变缓慢
我就知道这些，大侠们能否向这个方向延伸一下

铜皮厚度不变，层间距变小，对EMC影响如何？ 对SI影响如何？

首先假设你的说法成立，因为从PCB工艺上说，PCB是有固定厚度的，且构成它的芯材和半固化片也是有固定厚度的，所以层间距不能想变化到多少就能变化到多少。

在这里先假设层间距减小阻抗不变，我想你问的问题大概就是这么考虑的，否则会牵扯一大推的问题。

从EMC角度来说，层间距减小，特别是电源平面与地平面减小，增大了板间电容，因为板间电容基本是个理想电容，无引线电感，因而对高频滤波效果更好，另外电源与地离得更近有助于降低电源平面阻抗，对回流参考电源平面的信号布线来说其它减小了其它大环路回路的风险。   
其次信号线与参考平面越近，其与参考平面的耦合越紧密，信号线本身对外辐射的场就越小，而且相应的与同层相邻布线之间的耦合就减小，因而可以减小串扰，另外还有信号与其回流的环路减小，辐射发射也就减小。另外如果带状线相邻层布线平行，串扰减小在这里不一定适用。

对SI来说，信号布线串扰减少，另外由于布线与参考平面的分布电容增大，增大了信号边缘速率。

对PI来说，电源平面与地平面离的更近，有助于降低电源平面阻抗，从而可以降低电源平面地弹，PI也有所改善。

学习学习

学习学习,桃花岛主牛