【小白案例】--思维发散，电容滤波典型案例

某产品，基本结构如下图所示，电源板是放置在主板上方，主板Top和Bottom都有shielding

问题点：RE测试中。216MHz  Margin不足
分析：
1.检查此频点并非是周边线缆带出的
2.观察此频点波形，经验上判断是时钟而且基频是54MHz，常见的AV时钟信号
3.此产品在使用不同的电源板时此频点的余量是有差别的，怀疑电源板带出此频点
4.将电源板和主板分离，使用导线连接，发现此频点降了不少，确定问题点在主板
5.对主板进行近场分析，发现在主板与电源板连接器附近的区域能量较高，而且是在gnd和12v power上，这里说明主板上的杂讯是被电源板带出。
6.确定了power net的原因，来看看net的layout，注意到这里12v power net是给一颗芯片供电的，其中有8pin power，每一个pad上0.1uf  Bypass cap,
   我们对策使用以下办法均无法有效降低辐射水平
        使用1000pf、100pf、0.1uf、0.01uf不同组合
        在Power net已经芯片周边接地
        在A处割断增加电感和电容
        连接芯片以及12v Power Net周围的Gnd

7.思考，Gnd和电源上都存在能量，一般来说Gnd上能量不会很高，而且电源Net在内层，怎么会被电源板带出杂讯呢？他们之间的连接是什么呢？
   8pcs Bypass Cap，他们是连接12v power net 和 gnd 的桥梁，如果没有桥梁，会发生什么情况呢？激动人心，居然达到10dB以上！
8.最终的对策居然是取消Bypass Cap，让人匪夷，但是这里电容不能取消？为什么？同事 告诉我们对芯片工作有影响？不怕，我们在A处增加了电感和电容做滤波电路，解决问题！
对策后检讨
1.这里的216MHz杂讯从何而来，近场分析，12v power net，为IC供电的这一段net有杂讯，但下半段为CPU供电的net，居然是异常干净，百思不得其解
2.使用JW 为IC供电，发现即使在8pcs Cap 存在的情况下，杂讯也是不存在的
3.寻找主板上和216MHz有关的信号线，分别使用滤波 JW等方法，判断他们对12V power Net的影响，寻找出一条，而且在随后的改版中修改这条信号线走线，产品此频点余量满足要求
4.对此案例的疑问点在于，为什么12v power net上半段有杂讯，为什么下半段缺无杂讯呢？
5.我们在电源出现问题的时候，大部分会选择增加电容滤波，但有时，我们也可以反其道而行之，总之EMC是个实践性极强的工作，只有不断的尝试，才可以取得成功！

这样的案例真好，很锻炼人；
小白说的对，EMC实践性很强，当然设计时要用理论，样机出来在测试整改，回过头来再分析，这样可能理解的更透彻；
顺便问下，JW是什么？
按你的整改，应该是时钟串到了电源，这里，应该还是时钟布线有问题，可能是回路的问题；
IC去掉电容后反而通过，按传统确实匪夷所思，因为IC去耦很有必要，你的IC是什么，存储吗？

请问能否总结成案例在《电磁兼容工程师》发表，谢谢。

JW应该是跳线

小白實在厲害，我想不到要拿掉電容！

個人一些想法請各位指教

1. 既然有共地耦合，應該就有共電源耦合。這可以解釋為何12v power net上半段有杂讯，下半段缺无杂讯

也因此可以說問題在IC，而不是CPU
而要請小白確認一下，54MHZ是否為IC所用，而非CPU

2. 既然是時鐘信號耦合到電源層，不曉得小白有沒有確認過54MHZ的CRYSTAL/OSCILLATOR的電源是否有做適當的濾波？是否有線路靠近CRYSTAL/OSCILLATOR而耦合？

再者，VCC是否有依照20H RULE設計？

3. POWER BOARD 與MAIN BOARD間的PIN ASSIGNMENT是否合理？
主板連接器附近是否有足夠的去耦電容？

4. 取消8顆BYPASS CAP會對芯片有影響，所以這8顆電容其實是濾波電容（而非旁路BYPASS），為維持芯片工作電壓而存在？這8顆電容在PCB上的哪裡？
但為何在A處加濾波就好了？不懂！

搞不懂，一般电源线上有杂波，通过电容导入地，给杂波一个回流路径，这样地上是有杂波，但是不会辐射出去。而这个案例中是通过地辐射出去的，那这几个电容旁路的地是什么形状的，有多大，和地平面的连接怎么样？

或者是说地上面有杂讯，通过电容到power net，然后通过电源板辐射出去，A处的滤波是将杂讯与电源板隔离开来？