谁有对LVDS noise整改的经验？

回复 27# gx542413760


    多谢多谢~

程兄很给力，解释的如此详细。

今天碰到一个很严重的LVDS noise ,LVDS CLK是72.4Mhz 展频后,会形成一个72M左右的包络，其2次谐波在144MHz很高，看了一下信号的上升沿是44ns，下降沿13ns ,根据信号完整性知识，好像有些会发生EMI问题啊，不知如何解决。。。我想在72MHz CLK+ 和CLK之间加一个很微小的电容，pF级的，稳定电压的波动，不知道会不会改变电路参数？

在源端各串一个22欧的电阻试验一下。

之前有，是33ohm

学习

共模电感在LVDS上面很有效果，为了阻抗匹配，一般采取90欧姆阻抗的，只要选型正确，眼图的测试一般来说不成问题，主要考量的参数是Scc21和Sdd21，共模的选型需考虑以下3点：
1，阻抗匹配（100ohm）
2，截至频率（大于信号频率*3）
3，共模插入损耗